人工智慧（AI）、高效能运算（HPC）、5G新空中介面（5G NR）等三大应用下半年进入成长爆发期，对7纳米及5纳米等先进逻辑制程需求转强，也让晶圆代工市场竞争版图丕变，转变成台积电及三星的双雄争霸局面。台积电7纳米制程与三星之间的技术差距已在1年以内，明年5纳米制程进度看来差距将缩小，亦即两家大厂明年的争战将更为激烈。

　　2017年之前晶圆代工市场中，台积电虽稳坐龙头宝座，但包括格芯（GlobalFoundries）、联电、中芯等在先进制程竞争十分激烈，但自去年以来，格芯及联电已淡出7纳米竞局，三星则迎头赶上，所以在今年变成台积电及三星争夺先进制程市场的局面。

　　台积电去年下半年量产7纳米制程，今年上半年支援极紫外光（EUV）微影技术的7+纳米亦进入量产。台积电5纳米已在第二季进入试产，最快年内就会有第一颗5纳米芯片完成设计定案（tape-out），预估明年下半年5纳米将进入量产。台积电日前正式发表基于7/7+纳米优化的6纳米制程，将在明年底前进入量产，而3纳米正在研发当中，可望在2022年进入量产。

　　三星晶圆代工（Samsung Foundry）去年下半年完成支援EUV微影技术的7纳米产能建置，今年上半年开始替客户投片。另外，三星宣布5纳米鳍式场效电晶体（FinFET）制程已完成开发，近期开始提供客户样品，与7纳米相较，芯片逻辑区域效率提高了25％、功耗降低20％、性能提高10％。而三星亦将7纳米所有矽智财移转至5纳米制程，减少客户转换至5纳米的成本，并可预先验证设计生态系统，缩短5纳米产品开发时间。

　　三星晶圆代工指出，目前已开始向客户提供5纳米多专案晶圆（MPW）的服务，6纳米制程已成功试产，7纳米制程即将进入量产。三星已将EUV微影生产线建置在位于韩国华城（Hwaseong）的S3生产线，今年下半年将再扩大EUV产能，以因应明年强劲需求。

　　5nm工艺面临的一些挑战

　　围绕5nm制造工艺节点的活动正在迅速发展，这让我们对必须克服的、日益复杂的无数设计问题有了更深的认识。

　  Arm公司物理设计团队的研究员Jean-Luc Pelloie表示：“对于逻辑而言，5nm的挑战是妥善管理标准单元和电网之间的相互作用，不用考虑标准单元就能建立电网的日子已经一去不复返了。标准单元的体系结构必须与电网实现相适应。因此，电网的选择必须基于逻辑体系结构。”　

　　在5nm处，如果从一开始就没有正确地考虑这种相互作用，则几乎不可能解决IR压降和电迁移问题。

　　Pelloie表示：“适当的电网也会限制后端处理（BEOL）效应的影响，主要原因是，当我们继续微缩到5nm时，通孔和金属电阻会增加。除了考虑电网的逻辑架构外，规则的、均匀分布的电网也有助于减小这种影响。对于使用功率门限技术（power gates）的设计，则需要更频繁地插入这些门，以免降低性能。这会导致功能区块面积的增加，并且可以减小从先前的制程节点微缩时的面积增益。

　　ANSYS公司半导体业务部产品工程总监Ankur Gupta表示：“你有了高性能的系统，又有了更精确的系统，所以你可以做更多的分析。但许多工程团队仍必须摆脱传统的IR假设和Margin。他们仍需回答是否能适应更多corner的问题。如果他们能够适应更多corner，那么他们会选哪个corner？这是行业面临的挑战。当运行EM / IR分析时，它是工程师选择运行的矢量的强大功能。如果我能制造出正确的矢量，那么我本该早就做到了，但这不可能。”

　　Gupta表示：“这改变了整个设计方法。能不能减小Margin？能不能设计一种可以在整个过程中收敛的流程？我是否可能使用统计电压而不是平坦的保护带宽IR压降前置（flat guard band IR drop upfront），然后潜在地转向这些DVD波形——真正准确的DVD波形——以及在signoff空间中获得高精确度的路径？我可以分析芯片、封装和系统吗？我可以进行所有这些分析吗，这样我就不会浪费来自封装的5%的Margin？在7nm工艺中，我们讨论的是接近阈值的计算，就像是NTC的某些corner，而不是整个芯片，因为你可以参考移动芯片，他们并不总是运行sub-500。有一些条件和模式可以让你运行sub-500。但在5nm处，因为整体热度范围和整体功耗预算，移动设备可能会在sub-500毫伏的各个corner运行。”

　　Cadence公司研发副总裁Mitch Lowe表示：“还存在更具挑战性的引脚访问范例，更复杂的布局和布线约束，更密集的电网支持，库架构和PG网格之间更紧密的对齐，更多且更严格的电迁移考虑，更低的电源电压角，更复杂的库建模、提取建模中的其他物理细节，更多及更新的DRC规则。显然，EUV光刻至关重要，这确实可以减少多模式的挑战和影响，但并不能消除。尽管EUV简化了一些事情，但仍有一些新的挑战正待处理。”

　　在5nm节点，电和热寄生效应将大幅增加，弗劳恩霍夫集成电路研究所IIS的高级物理验证博士Christoph Sohrmann表示， “首先，FinFET设计将承受更强的自热，虽然这可以在技术方面进行处理，但减小的间距是一个设计挑战，不能完全被静态设计规则覆盖。设计中增强的热/电耦合将有效地增加到芯片的敏感部分（如高性能SerDes可能的峰值可能会有限制）。但这很大程度上取决于用例和隔离策略。选择正确的隔离技术-如设计层面和技术-需要更准确、更快速的设计工具，特别是非常先进节点中的寄生效应。

　　着向7nm和5nm节点的转变，趋势很明显：频率增加，Margin更小，集成电路更密集，以及新设备和材料，Helic市场营销副总裁Magdy Ababir强调说。他在最近的设计自动化大会上表示，一个小组讨论并辩论了以下概念：在何时何地应包括全电磁（EM）验证；忽视磁效应是否会导致开发过程中出现更多的硅故障；应用最佳实践以避免EM耦合和跳过繁琐的EM验证部分的方法仍然是一种有效的做法；如果这种方法可扩展到5nm集成电路及以下；如果由电感耦合和模拟困难引起的紧密矩阵是工业没有广泛采用全EM模拟的主要原因;以及在工具开发，教育和研究方面可以做些什么来降低工业采用全EM模拟的障碍。

　　与任何时候相比，5nm节点都带来了一系列新的挑战。“当你考虑到芯片上的数十亿组件时，它解释了为什么当你从一代转向另一代时，构建这些芯片所需的团队规模在增加。所有这些挑战都在等着我们，这些问题将继续存在，人们将提出解决问题的技巧，并继续照常工作。工程实际上是建造能够始终可靠工作的东西的艺术，” eSilicon IP工程副总裁Deepak Sabharwal说说。