5.5G/6G 无线通信技术的迭代演进及下一代 Serdes 接口向更高传输速率突破，对毫米波本振时钟的抖动性能提出了更严苛的要求。亚采样锁相环凭借其高鉴相增益的固有优势，已成为低抖动时钟芯片的主流解决方案。但传统亚采样鉴相器中存在的电荷共享效应严重恶化环路相位裕度，需大幅增加主从采样电容比值，导致隔离缓冲器功耗上升。同时，为抑制二进制频移键控效应对参考杂散的影响，传统结构需引入额外的dummy采样路径，造成功耗开销进一步上升。此外，在毫米波频段，电容与变容管的品质因数较低，造成振荡器相位噪声恶化，影响锁相环的整体抖动性能。
针对上述关键问题，微电子所抗辐照器件技术重点实验室杨尊松、黄云波团队与清华大学合作，提出了一种双边沿乒乓亚采样锁相环架构。该架构同时利用参考时钟的上升沿与下降沿，实现参考频率的等效倍频，有效解决了传统亚采样锁相环在环路带宽、带内相位噪声与参考杂散之间存在的设计折衷难题。团队还提出一种高功率与面积效率的注入锁定缓冲器方案，该结构在高效提取振荡器二次谐波的同时能够实现谐波整形，显著降低了锁相环的带外相位噪声。基于上述两种技术，团队采用65nm CMOS工艺设计实现了一款K波段锁相环时钟芯片，输出频率覆盖22.4–25.6 GHz，整体功耗低于18 mW，RMS积分抖动优于50 fs，其抖动-功耗优值（FoM）达到−254 dB以下。
该工作得到了国家自然科学基金的支持，研究成果以“A 22.4–25.6 GHz Ping-Pong Sub-Sampling PLL Featuring Unified Supply Voltage Level and Balanced 2nd Harmonic Extraction”为题，发表于集成电路设计领域顶级期刊《IEEE固态电路学报》（IEEE Journal of Solid-State Circuits）。微电子所副研究员黄云波为论文第一作者。
论文链接：https://ieeexplore.ieee.org/document/11227144
图1 乒乓亚采样锁相环电路结构
图2 锁相环芯片照片及各模块功耗
图3 锁相环芯片相位噪声及参考杂散测试性能
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