| 专利名称: | 一种面向同构多核处理器的可测性设计方法 |
| 专利类别: | |
| 申请号: | 200810226685.6 |
| 申请日期: | 2008-11-19 |
| 专利号: | CN101738580A |
| 第一发明人: | 梁利平 王志君 |
| 其它发明人: | |
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| 专利摘要: | 本发明公开了一种面向同构多核处理器的可测性设计方法，该方法采用多条扫描链结构，将每个处理器核划分为一条或多条扫描链，将外围电路也划分为一条或多条扫描链。利用本发明，在芯片测试时，测试数据由M×N+K个测试数据输入端口输入，进行M×N+K条扫描链并行扫描，从而大大地缩短了测试时间。而且一部分扫描链是相同结构的，测试码复杂度也减少，这些都能缩减测试成本。在测试同构多核处理器中任一单核性能时，只需选择其中若干条扫描链，达到了“旁路”其余处理器核的效果。 |
| 其它备注: | |
科研产出