随着芯片制造商开始在市场上推进10nm/7nm技术，供应商也在为下一代3nm晶体管类型的开发做准备。 

　　有些公司已经宣布了3nm工艺的具体计划，但向3nm节点的过渡预计将是一个漫长而坎坷的过程，充满了一系列技术和成本方面的挑战。例如，3nm芯片的设计成本可能会超过10亿美元之巨！此外，3nm也存在一些不确定因素，这些不确定因素可能在一夜之间改变一切。 

　　然而，这并未让任何厂商缺席。三星和GlobalFoundries分别宣布计划开发一种新的晶体管技术，称为nanosheet FET，即所谓3nm的可变栅宽度技术。例如，三星希望在2019年之前推出PDK（V0.01版），并计划在2021年投入生产。与此同时，台积电正在研发3nm的nanosheet FET及其相关技术——nanowire FET，但台积电尚未公布最终计划。与此同时，英特尔尚未谈到它的计划。 

　　晶体管在芯片中起开关的作用。目前最前沿的晶体管工艺——finFET已经发展到了16nm/14nm和10nm/7nm。2020年前后，预计5nm finFET将会出现，但是除非有新的突破，否则finFET可能会止步于3nm。 

　　图1：FinFET vs 平面 （来源：Lam Research） 

　　这就是为什么行业正在研发nanosheet FET和nanowire FET，它们被认为是当今finFET的前进之路。在finFET中，对电流的控制是通过在鳍片的三个面上施加栅极来实现的。 

　　nanosheet FET和nanowire FET都被归为环栅技术（gate-all-around）。它们在结构的四个面施加栅极，从而能够更好地控制电流。在nanosheet和nanowire中，finFET被放置在它的一侧，然后被分割成分离的水平片，组成沟道。栅极环绕着沟道。 

　　与nanowire FET相比，nanosheet FET具有更宽的沟道，这意味着器件具有更强的性能和更大的驱动电流。这就是为什么nanosheet在市场上越来越受欢迎。 

　　图2 （a）finFET（b）nanowire（c）nanosheet 的横截面图。（来源：IBM） 

　　但是迁移到nanosheet FET或nanowire FET并非易事。首先，环栅器件的性能和微缩效益值得商榷。国际商业战略公司（IBS）首席执行官Handel Jones表示：“行业需要大幅增强功能，小幅提高晶体管成本，以此证明使用3nm技术是合理的。问题在于3nm工艺节点的定义，以及理解环栅技术真正的优点所在。”. 

　　设计成本也是问题之一。据IBS称，一般而言，IC设计成本已从28nm平面器件的5130万美元上涨到7nm的2.97亿美元和5nm的5.422亿美元。但是3nm的IC设计成本从5亿—15亿美元不等。15亿美元这个数字涉及到英伟达的复杂GPU。 

　　图3：IC设计成本攀升 （来源：IBS） 

　　因此，客户在考虑迁移到3nm之前，可能会在某些节点停留更长时间，比如16nm/14nm和7nm。有些客户可能永远不会迁移到3nm。如果环栅技术出现，那么3nm可能会在2021年的目标日期之后推出。 

　　还有一些客户可能转向nanosheet，但这将是一项艰巨的任务。为了帮助行业占得先机，Semiconductor Engineering已全面分析了环栅技术及其制造所面临的挑战。 

　　缩减选项 

　　IC市场分为几个部分。在行业前沿，芯片制造商正在300mm晶圆厂以16nm/14nm和更高级的节点生产芯片。在这些晶圆厂中，芯片制造商也用16nm/14nm以上的几个节点生产芯片。 

　　其次，对更老的200mm晶圆厂的芯片也有巨大的需求。并非所有客户都需要领先节点上的芯片。联电业务发展副总裁Walter Ng表示：“如果你计算成本，计算结果会很容易告诉你，获得回报是非常困难的，因为finFET的成本仍然很高。实现首个finFET工艺节点是一回事，突破它是另一回事。只有少数人能负担得起。” 

　　然而，有一些应用需要最新的工艺，比如机器学习、服务器和智能手机。D2S公司首席执行官Aki Fujimura表示：“当然，我们这些从事半导体制造软件的人肯定需要更强的计算能力。如果我们今天用同样的成本获得10倍的计算能力，我们会很高兴。公平地说，所有科学和工程计算社区都处于类似的境地，” 

　　在前沿阵地，行业多年来一直可以满足需求。在每一个节点上，芯片制造商都将晶体管规格缩小0.7倍，使整个行业在每一个节点上都能实现15%的性能提升，外加35%的成本降低、50%的面积增益和40%的功率降低。 

　　2011年发生了重大飞跃，当时英特尔从平面晶体管转向22nm finFET。代工厂紧随其后，采用16nm/14nm finFET。FinFET以更低的功耗提供更高的性能。 

　　但是在每个节点上，finFET的工艺成本和复杂度都在急剧上升，所以现在，缩小节点的完整周期已经从18个月延长到30个月甚至更长。此外，鲜有代工厂客户能够负担迁移到高级节点的高昂费用。 

　　未来，由于成本原因，客户可能会在某些节点停留更长时间。例如，7nm finFET为大多数应用提供了足够的功耗、性能和面积微缩优势。GlobalFoundries首席技术官Gary Patton表示：“7nm将成为一个长期存在的节点。” 

　　然而，一些芯片制造商计划将finFET延伸到5nm。但在5nm处，设计成本上升。此外，5nm finFET的微缩效益也值得商榷。Patton 表示：“5nm将成为半工艺节点之一。在性能提升和微缩方面，它与10nm和20nm非常相似。” 

　　自此，行业正在研究将finFET延伸到3nm的方法。到目前为止，研究遇到了障碍，这意味着finFET可能会在3nm停止前进的势头。Imec半导体技术和系统执行副总裁An Steegen表示：“我们花了很多时间，行业也花了很多时间，仍然在努力寻求提升性能的方法，以实现3nm finFET。例如，如果我们能够在低k间隔（low-k spacer）中找到突破，那将对finFET的性能有很大帮助。但如今，它并没有创造出实现3nm目标所需要的价值。如今，finFET在3nm开始变得艰难。所以，在3nm，我们需要为finFET找到一个性能强大的助推器，否则我们只好做出改变，例如nanosheet。” 

　　行业在不久前认识到了这一点。多年来，行业一直在评估下一代晶体管的几种选择，例如环栅、TFET、垂直nanowire和使用III-V族材料的finFET。曾经，nanowire FET最受欢迎。如今，nanowire仍然可行，但nanosheet越来越火热。TFET和垂直FET的制造对于今天的技术而言还太过困难。 

　　不过，nanowire和nanosheet之间存在一些权衡。Lam Research公司Coventor计算产品副总裁David Fried表示：“仅仅从nanowire和nanosheet的角度来看，nanosheet通常比nanowire性能更强。它有更宽的沟道，驱动电流更大，而且从反演的角度来看，它会更稳定。它要考虑未来的密度微缩vs nanowire的抉择。这是一个权衡。” 

　　对比这两种技术，nanosheet FET有一些优势。三星公司逻辑部高级副总裁S.D. Kwon表示：“nanosheet是环栅最现实的结构。它的nanosheet宽度可变，90%以上的工艺与finFET相同。” 

　　去年，三星在4nm上推出了所谓的多桥沟道FET（MBCFET）。MBCFET本质上是nanosheet FET。最近，三星表示它将在3nm，而非4nm上出货这款器件。 

　　此外，其他公司也在开发这种技术，GlobalFoundries正在开发一种类似的技术。GlobalFoundries的Patton说：“我们的下一个节点很可能会涉及nanosheet。这绝不仅仅是从finFET向前发展的一个步骤而已。” 

　　与此同时，台积电透露正在将finFET延伸到5nm。在3nm，该公司正在同时研发nanowire FET和nanosheet FET。台积电研发、设计和技术平台高级副总裁Y.J. Mii表示：“我们正在关注这两种技术。”目前，台积电尚未公开宣布最终决定。 

　　显然，在3nm，代工厂之间的竞争正在升温。PDF Solutions公司新产品&方案部门副总裁Klaus Schuegraf表示：“环栅技术对于代工厂是一个机会，首先引入这种新的器件架构不仅可以展现出制造领先，而且也展现出技术领先。但所有这些架构的改变都会让你付出一些成本。你要花钱去搞新的表征技术，购买新工艺设备。这是一项艰巨的工作。” 

　　此外，制造成本巨大。IBS公司的Jones表示：“3nm工艺开发成本为40—50亿美元，每月40000片晶圆的制造成本将达150—200亿美元。” 

　　再者，即使采用新的晶体管结构，微缩的效益也在降低，而成本却在上升。三星器件方案部门代工业务执行副总裁兼总经理E.S Jung表示：“在14nm之前，每个节点的性价比有30%的提升。从14nm到10nm，有20%以上的提升。10nm以下也有20%以上的提升。而在3nm，则只有约20%的提升。” 

　　鉴于此，问题在于nanowire/nanosheet是否会比finFET提供更多微缩或性能的优势。在最近的一篇论文中，Imec描述了一种有三个堆叠 sheet的nanosheet FET。每个sheet宽20nm，器件的垂直间距为12nm。 

　　Imec公司的nanosheet FET的栅极间距为42nm，金属间距为21nm。相比之下，5nm finFET可能会采用48nm的栅极间距和28nm的金属间距。 

　　基于这些指标，nanosheet FET比5nm finFET的微缩性能更强。但是这项新技术有一些有趣的特性，它可以改变器件中的沟道或sheet的宽度。例如，具有更宽sheet的nanosheet FET提供了更大的驱动电流和更强的性能。更窄的nanosheet驱动电流较小，但占用的面积更小。 

　　Imec公司逻辑集成和器件部门主管Dan Mocuta表示：“关键因素是可变宽度。控制它比控制鳍片高度更容易些。” 

　　Mocuta 表示：“在finFET技术中，器件的宽度是量化的。你可以有一个鳍片、两个鳍片、三个鳍片，等等。而在nanosheet技术中，固定数量的nanosheet彼此堆叠。但是你可以改变宽度。现在，器件宽度的变化是连续的，你可以自由使用，这在finFET中是不具备的。例如，你想要一个能够驱动大电流的区域。或者想要一个面积非常小的SRAM。总之，芯片中的不同需求都可以满足。” 

　　Nanosheet很有前途，但并不是唯一的选择。有了技术突破，finFET可以延伸到5nm或更先进。另一个选择是等待行业开发出更好的晶体管。还有一种方法是通过将多个器件放在更先进的封装中来获得微缩的好处。 

　　图案化nanosheet 

　　与此同时，除了一些例外，环栅器件（nanosheet FET和nanowire FET）与finFET之间的工艺步骤是相似的。然而，制造环栅器件是一项挑战。图案化和缺陷控制只是其中的一些问题。 

　　图4：堆叠nanosheet的工艺步骤和TEM （来源：IBM、三星、GlobalFoundries） 

　　在nanosheet和相关器件中，第一步不同于finFET。目标是使用外延反应器在衬底上制作超晶格结构。超晶格层由硅锗和硅的交替层组成。一个堆叠至少由三层硅锗和三层硅组成。 

　　然后，在堆叠上绘制微小的sheet结构。为此，行业需要极紫外（EUV）光刻技术。Imec公司的Steegen表示：“问题是你如何在晶圆上实现图案的绘制。在finFET中，鳍片竖直且形状规则。你可以使用自对准间隔技术来绘制图案。对于nanosheet而言，我可以在单次曝光EUV中绘制出几乎所有不同的线宽间距。” 

　　不过，采用EUV光刻，芯片制造商面临着一些重新出现的挑战。GlobalFoundries高级研究员兼技术研究主管哈里·莱文森Harry Levinson表示：“从图案化的角度来看，有趣的是，我们又回到了拥有不同宽度的器件的时代。” 

　　Levinson表示：“如果我们回到可变宽度，就像我们在平面晶体管时代所做的那样，用EUV光刻技术直接绘制图案是非常理想的。但现在，如果我们回到与老式的平面晶体管具有相似图案要求的器件，那么我们就回到了非常苛刻的线边缘粗糙度要求。人们需要更小的LER。” 

　　LER的定义是特征边缘与理想形状的偏差。特征边缘的任何偏差都会影响晶体管的性能。 

　　晶体管的挑战 

　　与此同时，在图案化步骤之后，下一步涉及浅沟槽隔离结构的形成，然后是内部间隔的开发。 

　　然后，采用置换工艺，在超晶格结构中去除硅锗层。转而给硅层留下空间。每个硅层形成了sheet的基础，这便是器件中的沟道。 

　　Imec公司的Mocuta表示：“你处理这些牺牲材料的方式是看轻栅极。你必须要有一种化学物质，能够进入并去除牺牲材料。nanosheet越宽，去除这种材料就越困难。它必须是各向同性的蚀刻，也必须是横向蚀刻，具有非常高的选择性。” 

　　挑战是在底部的源/漏区进行各向同性的横向蚀刻。Mocuta表示：“这是一个需要解决的问题。但有解决办法。” 

　　最后，高k/金属栅极材料沉积下来，从而形成栅极。栅极环绕着每一个nanosheet。 

　　对于这一步和其他步骤，行业需要新更先进的工具。TEL公司研究员Kandabara Tapily在最近的IEEE国际互连技术会议（IITC）上说：“我们相信选择性沉积和选择性蚀刻将是接下来的节点的基础。我们关注的是选择性工艺，而不仅仅是选择性沉积。沉积并不是实现选择性的唯一途径。你必须关注选择性蚀刻或者结合一些方法，从而实现选择性。” 

　　选择性蚀刻涉及原子层蚀刻（ALE）。ALE技术由几家供应商提供，它可以选择性地去除目标材料而不损坏结构的其他部分。 

　　大的间隙是一种称为区域选择性沉积的技术。有了这个，我们的目标是在金属介质上沉积金属，或者在金属上沉积金属介质。目前，这项技术尚在研发中。 

　　互连的问题 

　　互连也是一项挑战。互连是芯片中的微小铜布线方案，它在每个节点上变得越发紧凑，造成芯片中不必要的RC延迟。 

　　为了解决这些问题，英特尔在10nm的两个互连层上从传统的铜材料转向了钴材料。其他公司则坚持在7nm使用铜材料。 

　　但目前还不清楚铜是否能延伸到3nm。因此，该行业正在实验其他金属，如钴和钌，用于互连。 

　　对于这一点，现在说3nm会发生什么还为时过早。Applied Materials公司全球产品经理Jonathan Bakke表示：“在未来，金属化将带来更多挑战。整个行业对于5nm有清晰的发展蓝图。除此之外，还有很多问题。我们可以看到，在未来的几年里，环栅技术可能出现。我们无法预测准确的时间，但是在这个领域里有很多的工作要做。” 

　　工艺控制问题 

　　检测和计量也很重要。晶圆检测用于发现芯片中的缺陷，而计量是测量结构的方法。 

　　环栅技术提出了一些挑战。KLA-Tencor工艺控制解决方案技术主管John McCormack表示：“在许多情况下，由于沟道被掩埋，我们无法再依靠CD-SEM测量，即使是工程级别的测量。” 

　　McCormack表示：“相反，我们需要增强型光学CD（OCD）计量系统和模型。例如，在这些先进的器件结构中，内部间隔是决定栅极长度的最关键参数。由于它们嵌入在被去除的硅锗中，因此无法被自上而下的CD-SEM观测到，因此需要高级的OCD测量。此外，正如我们在从平面器件到finFET器件的过渡中看到的那样。由多个集成的单元工艺步骤所定义的临界尺寸将会持续增加。这似乎可能会延续利用多个测量步骤和类型进行SPC和APC控制的趋势。” 

　　对于环栅工艺，芯片制造商不仅需要OCD，还需要透射电子显微镜、X-ray，以及其他技术。 

　　可以肯定的是，行业可以制造出nanosheet。这是一个可以完成的任务，但需要投入巨额资金。问题是，从长远来看，这是否值得。